[Verilog]Tổng quan về ngôn ngữ thiết kế phần cứng verilog (Phần 2)

Ở bài trước các bạn đã tìm hiểu verilog là gì . Đây là bài viết tiếp theo trong series học Verilog này. Hôm nay mình sẽ sơ lược về những gì sẽ viết trong series căn bản này! Đây là những gì mình sẽ viết trong tus Verilog này . Ok let 's go nào:

Mục lục

Nội dung tuts Verilog căn bản
Công cụ lập trình , tool compiler và chạy mô phỏng

Nội dung tuts Verilog căn bản:

+ Tổng quan về ngôn ngữ Verilog
+ Mô hình top-down design trong thiết kế vi mạch
+ Hướng dẫn tạo project, compile code và chạy mô phỏng bằng Modelsim
+ Khai báo parameter trong verilog
+ Các toán tử trong verilog Phần 1
+ Các toán tử trong verilog Phần 2
+ Mạch tuần tự và mạch tổ hợp
+ Câu điều kiện trong verilog
+ Vòng lặp trong verilog
+ Task và function
+ Mô hình State machine
+ Memories (Bộ nhớ RAM) trong verilog
+ Một số macro (library) kinh điển của verilog

Tạm thời là nhiêu đó mình sẽ bổ sung nếu cảm thấy cần thiết ^^ !

Công cụ lập trình , tool compiler và chạy mô phỏng

Có rất nhiều công cụ để lập trình verilog. Mình chọn notepad ++ (chắc bạn nào cũng biết rồi). Bạn nào chưa có thì có thể download tại đây

Tool compile thì mình sử dụng Modelsim SE 6.5 . Các bạn download về rồi cài đặt mình sẽ hướng dẫn tạo project, compile code và chạy mô phỏng bằng Modelsim cho các bạn.

Hãy comment ý kiến của mình bên dưới bài viết nhé! Rất vui được thảo luận cùng mọi người. (to be continued)