[Gà con học code] – Series tự nghiêm cứu System Verilog Phần 1

Không biết là series này sẽ kéo dài được bao lâu. Nó phụ thuộc vào nhiều yếu tố , thời gian công việc, hứng thú cuả mình nữa he he he. Tóm lại là đang nghiêm cứu về System verilog, thôi thì tổng hợp lại những gì đã đọc , thực hành được bò lên đây. Trước là cho mình (quên thì có nơi xem lại) , sau là cho người (ai có duyên vô tình vào đây lượm lặt gì thì cũng tốt). Cám ơn đã ghé thăm cái chuồng gà nhé !!!!!!!!!!!!!!!!!!!

Yêu cầu để đọc hiểu series này là phải có kiến thức cơ bản về:

• Verilog : vì cách học là so sánh giữa verilog (viết tắt V) và system Verilog (viết tắt SV) nên không biết V thì xem như tèo!!!!!!
• Simulation tool verilog (model sim , nc verilog ...), biết wave form là cái gì.
• Biết search google ^^.
• Biết english.
• Phải siêng năng chịu khó đọc xem tác giả viết cái méo gì.

Tài liệu nghiên cứu :

• SystemVerilog For Design Second Edition – by
  Stuart Sutherland
  Simon Davidmann
  Peter Flake
  Foreword by Phil Moorby

Cách học : Thông qua các ví dụ , so sánh tương quan giữa V (cái đã biết) và SV (cái đang học) để làm sáng tỏ vấn đề. Code , đều được chạy mô phỏng để đảm bảo độ tin cậy là tác giả không viết nhăng cuội.

(Toàn bộ bài viết các bạn có thể down load file bên dưới. Có chi tiết code, ví dụ và giải thích.)
http://www.mediafire.com/?5am9hd5kcpx1u